亚微米 CMOS 芯片与制程剖面结构

摘要：它以微米级 CMOS 制程及其所制得的元器件为基础，并对其中芯片结构和制造工艺进行改变，以制得 Twin–Well CMOS 器件技术，最终在硅衬底上形成各种元器件，并使之互连，实现所设计电路。为了直观地显示出制程中芯片表面﹑内部元器件以及互连的形成过程和结构的变化，借助图 1 芯片剖面结构和制造工艺的各个工序，利用芯片结构技术，使用计算机和它所提供的软件，可以描绘出芯片制程中各个工序平面/剖面结构，依照各个工序的先后次序互相连接起来，可以得到Submiron CMOS 制程平面/剖面结构，图 2 为其示意图。

亚微米 CMOS 芯片与制程剖面结构

潘桂忠

摘要：分析 Submiron CMOS 技术，使用双阱工艺，能够实现在高阻 P 型硅衬底上形成 IC 中各种元器件，并使之互连，实现所设计电路。采用芯片结构设计﹑工艺与制造技术，依该技术得到了芯片与制程结构。

关键词：集成电路制造；Submiron CMOS 芯片；制程平面；剖面结构。

中图分类号：TN405 文章编号：1674-2583(2019)03-0030-05

DOI：10.19339/j.issn.1674-2583.2019.03.008

中文引用格式：潘桂忠.亚微米CMOS芯片与制程剖面结构[J].集成电路应用, 2019, 36(03): 30-34.

Submicron CMOS Chips and Process Profile Structure

PAN Guizhong

Abstract — LV/HV Twin-Well BCD [B] technology (2) can realize BCD process compatible with low-voltage 5V and high-voltage 100～700 V (or higher) of MOS devices and low-voltage 5V and high-voltage 30～100 V of bipolar devices. In order to facilitate the compatible integration of high and low voltage devices, HV LDMOS devices with bias gate structure with drift region and bipolar HV devices with double diffusions of boron and phosphorus in the source region are adopted. Different high voltage can be obtained by changing the length, width, junction depth and doping concentration of the drift region. The structure design, process and manufacturing technology of the chip are adopted, and the chip process structure is obtained by this technology.

Index Terms — IC manufacturing, bias gate structure, LV/HV Twin-Well BCD [B] chip structure, process profile structure.

1 制造技术的改变

通常，制造技术进入亚微米后，需要对微米级 CMOS 技术做如下改变。

（1）衬底材料由低的电阻率改用高电阻率 P- 型硅衬底。该衬底同时分别用 11B+ 和 31P+ 注入形成低掺杂浓度 Twin-Well。这样，Twin-Well CMOS 工艺使每个阱的掺杂及其分布可以独立调整，因此没有一种 MOS 受到过掺杂效应的影响，不存在过补偿的问题，可以获得较高的沟道迁移率和较低结电容，以使 CMOS 电路达到最优特性。

（2）器件间的隔离由通常均采用硅局部氧化（LOCOS）改用改进的 LOCOS 工艺，前者主要缺点是在场区和有源区之间的过渡区存在所谓“鸟嘴”。该过渡区减少了器件集成度。后者的工艺是在基底氧化和传统 LOCOS 技术的 Si3N4 氧化掩蔽之间插入薄多晶硅缓冲层。在场氧化时，多晶硅用作附加的应力释放层，允许一较薄的基底氧化层和采用较厚的 Si3N4，这就减小了对有源区的侵蚀，缩短了“鸟嘴”长度，并无诱生缺陷。

（3） P 场区掺杂由通常 11B+ 的一次注入改用两次注入，其中一次用于调整场区阈值电压，另一次用于抑制穿通效应。抑制穿通的注入通常是高能量，较高剂量，注入峰值较深；而调节场区阈值电压注入一般能量较低，注入峰值位于表面附近。P 沟道区掺杂亦同样两次，但阈值调节沟道区为 49BF2+ ，而防穿通的注入为 31P+。因此场或栅下的杂质分布不仅决定于衬底掺杂，而且还决定于注入杂质。

（4）栅结构由通常的 Poly 栅结构改用具有侧墙 Poly 栅 LDD 结构。轻掺杂漏 LDD 结构用于小尺寸 MOS 器件中，以提高源漏穿通电压和减少高电场引入的热载流子注入问题。该结构利用 TEOS 侧墙制作对称 LDD 结构，它的形成方法就是在栅和源漏的重掺杂区之间引入一个轻掺杂区。这样，N+ 区注入杂质不会在栅下面发生横向扩散，但会在侧墙下面扩散。此外，还使用高质量薄栅氧化膜，较浅的结深（防止短沟效应）以及在 Al 层和 Si 之间加一扩散阻挡层等。

为了描绘出 Submiron CMOS 制程结构，本文应用芯片结构技术[1]，可以得到芯片平面/剖面结构；并利用计算机和它所提供的软件，可以得到芯片制程中各个工序平面/剖面结构；依照各个工序的先后次序互相连接起来，可以得到制程平面/剖面结构。该结构的示意图直观显示出 Submiron CMOS 制程中芯片表面﹑内部器件以及互连的形成过程和结构的变化。

2 芯片剖面结构

应用芯片结构技术[1]，使用计算机和它所提供的软件，可以得到 Submicron CMOS 芯片典型平面/剖面结构。首先在电路中找出各种典型元器件： NMOS，PMOS，Cs 衬底电容以及 N-Well 电阻。然后进行平面/剖面结构设计，选取平面/剖面结构各层统一适当的尺寸和不同的标识，表示制程中各工艺完成后的层次，设计得到可以互相拼接得很好的各元器件结构（或在元器件结构库中选取），分别如图 1[A]﹑[B]﹑[C] 以及 [D] 所示（不要把它们看作连接在一起）。最后把各元器件结构依一定方式排列并拼接起来，构成芯片剖面结构。图 1A 为其示意图，而平面/剖面结构示意图如图 2-13 所示。以该结构为基础，消去 Cs 电容和 N-Well 电阻，引入耗尽型 NMOS﹑场区 Poly 电阻以及电容，得到如图 1B 所示的另一种结构。如果引入不同于图 1 中的单个﹑多个元器件结构，或消去其中单个﹑多个元器件结构，或对其中元器件结构进行改变，则可得到多种不同结构。选用其中与设计电路相联系的一种结构。下面仅对图 1[A] 结构作叙述。

3 工艺技术

电路采用 ≤0.8μm 的微米级设计规则，使用 Submiron CMOS 制造技术。该电路主要元器件﹑制造技术以及主要参数如表 1 所示。它以微米级 CMOS 制程及其所制得的元器件为基础，并对其中芯片结构和制造工艺进行改变，以制得 Twin–Well CMOS 器件技术，最终在硅衬底上形成各种元器件，并使之互连，实现所设计电路。该电路或各层版图己变换为缩小的各层平面和剖面结构图形的 IC 芯片。如果所得到的工艺与电学参数都适合于所设计电路的要求，则芯片功能和电气性能都能达到设计指标。

设计电路工艺技术概要如表 1 所示。为实现 Submiron CMOS 技术，对微米级 CMOS 制造工艺做如下的改变。

（1）引入高电阻率代替较低电阻率的 P 型硅作为衬底材料。同时分别用 11B+ 和 31P+ 注入形成Twin-Well。因此，没有一种 MOS 受到过掺杂效应的影响。

（2）在基底氧化和传统 LOCOS 工艺的 Si3N4 氧化掩蔽之间引入薄多晶硅缓冲层。采用一较薄的基底氧化层和较厚的 Si3N4，从而缩短了“鸟嘴”长度。

（3）刻蚀 Poly 后，引入 LDD 结构。在栅和源漏的重掺杂区之间引入一个轻掺杂区（SN-，SP-）。这样，N+ 区注入杂质不会在栅下面发生横向扩散，但会在侧墙下面扩散。

（4）在亚微米 CMOS 浅结欧姆接触中，Al-Si 互扩散产生的结漏电，穿通等，引入在 Al 层和 Si 之间加一扩散阻挡层的方法，通常选用 TiN 膜，这是因为 TiN 热稳定性好。

上述引入这些基本工艺，使微米级 CMOS 芯片结构和制程都发生了变化。工艺完成后，以制得 NMOS[A] 与 PMOS [B]，Cs 衬底电容 [C] 以及 N-Well电阻 [D] 等，并用 Submiron CMOS 来表示。

根据 Submicron CMOS 电路电气特性要求，确定用于芯片制造的基本参数，如表 1 所示。芯片制造工艺中，一是要确保工艺参数﹑电学参数都要达到规范值，二是批量生产中要确保芯片具有高成品率﹑高性能以及高可靠性。根据电路电气特性的指标，提出对下列参数严格要求。

（1）工艺参数：如各种杂质浓度及其分布﹑结深、栅氧化层/介质层厚度等。

（2）电学参数：薄层电阻﹑源漏击穿电压﹑阈值电压等。

（3）硅衬底材料电阻率等。

芯片制造中，由各工步所组成的工序来实现，并制定出各工序具体的工艺条件。从芯片制程的最初阶段开始，就对各工序进行严格工艺监控与检测，并制定出该工序的材料质量和参数规范。

如果该工序质量和参数未达到规范要求，偏离数值很大，则晶圆要被返工。若不能返工，则晶圆就要做报废处理。工艺线上进行严格工艺监控与检测，以便使工艺和电学参数都达到规范值，生产出高质量芯片。

制程中各次光刻，从制程剖面结构图 2 中可以看出，需要进行 13 次光刻。

4 工艺制程

图 1 所示的 Submiron CMOS芯片结构的制程是由工艺规范确定的各个基本工序﹑相互关联以及将其按一定顺序组合构成。

为实现此制程，在微米级 CMOS 制程中，引入上面（1）～（4）等基本工艺，不仅增加了制造工艺，技术难度增大，使芯片结构发生了明显的变化，而且改变了其制程，从而实现了 Submiron CMOS 制程。

由多次氧化﹑光刻﹑杂质扩散﹑离子注入﹑薄膜淀积以及溅射金属等各个基本工序构成芯片制程，提供了以下形成元器件及其杂质层，介质层和互连金属层。

（1）形成电路芯片中的各个元器件： NMOS，PMOS，N-Well 电阻，以及 Cs 衬底电容等。

（2）这些电路元器件所需要的精确控制的硅中的杂质层： N-Well，P-Well，PF， CN+，沟道掺杂，SN-，SP-，N+Poly，N+，P+，……

（3）形成集成电路所需要的介质层（F-Ox， G-Ox，Poly-Ox，BPSG，……

（4）这些电路元器件连接起来形成集成电路所需要的金属层： AlCu。这些必须按给定的顺序进行的制造步骤构成了制程。

应用计算机，依据 Submiron CMOS 芯片制造工艺中的各个工序的先后次序，把各个工序互相连接起来，可以得到制程。它由各个工序所组成，而工序则由各个工步所组成来实现。根据设计电路的电气特性要求，选择工艺序号和工艺规范号，以便得到所需要的工艺和电学参数。

为了直观地显示出制程中芯片表面﹑内部元器件以及互连的形成过程和结构的变化，借助图 1 芯片剖面结构和制造工艺的各个工序，利用芯片结构技术，使用计算机和它所提供的软件，可以描绘出芯片制程中各个工序平面/剖面结构，依照各个工序的先后次序互相连接起来，可以得到Submiron CMOS 制程平面/剖面结构，图 2 为其示意图。

（1）衬底材料 N-Si<100>，基底氧化（Pad-Ox），Si3N4 淀积。光刻 N-Well，刻蚀 Si3N4 31P+ 注入，如图 2-1 所示。

（2）注入退火，N-Well 推进/氧化。二层 SiON/Si3N4 腐蚀，P-Well　MO 11B+ 离子注入。注入退火，Twin-Well 推进/氧化，如图 2-2 所示。

（3）腐蚀净表面 SiO2，基底氧化（Pad-Ox）。Poly/Si3N4 淀积。光刻有源区，刻蚀 Si3N4/Poly，如图 2-3 所示。

（4）光刻 P 场区，11B+ 深注入和浅注入，如图 2-4 所示。

（5）注入退火，场区氧化（F-Ox），形成 SiON/Si3N4/Poly/SiO2 四层结构。四层 SiON/Si3N4/Poly/SiO2 腐蚀，预栅氧化（Pre-Gox），光刻 CN+ 电容区，31P+ 或 75As+ 注入，如图 2-5 所示。

（6）注入退火，CN+ 电容区推进，阈值调节沟道区 49BF2+ 注入（图中未标出），不经光刻，整个表面注入。光刻 P 沟道区，APT。（防穿通） 31P+ 注入，如图 2-6 所示。

（7）注入退火，栅氧化（G-Ox），Poly 淀积， POCl3 掺杂。光刻 Poly，刻蚀 Poly，防穿通注入退火后，留下 P 沟道 N 型 APT 区，如图 2-7 所示。

（8）Poly 氧化（Poly-Ox），光刻 NLDD区，31P+ 注入（Poly 注入未标出），如图 2-8 所示。

（9）光刻 PLDD 区，49BF2+ 注入（Poly 注入未标出），如图 2-9 所示。

（10）注入退火，形成 SN-/SP- 区，TEOS 淀积/致密。TEOS 各向异性刻蚀，形成 TEOS 侧墙。S/D区氧化，光刻 N+ 区， 75As+ 注入（Poly 注入未标出）如图 2-10 所示。

（11）光刻 P+ 区，49BF2+ 注入（Poly 注入未标出），如图 2-11 所示。

（12）注入退火，形成 N+SN- 或 P+SP- 源漏区，LTO/BPSG 淀积/致密，光刻接触孔，腐蚀，刻蚀 BPSG/LTO/SiO2，如图 2-12 所示。

（13）Ti/TiN 淀积，RTA N2 退火，溅射金属（Metal），光刻金属，刻蚀 TiN/AlCu/TiN/Ti，干法去胶，如图 2-13 所示。

Submiron CMOS 制程主要特点：（1）自对准形成 Twin-Well。衬底基底氧化/Si3N4 淀积，光刻 N-Well 并刻蚀 Si3N4，31P+ 注入 N-Well 掺杂，选择氧化并去除 Si3N4，自对准 11B+ 注入，形成 P-Well，阱推进形成 Twin-Well。省去一次光刻 P-Well 工序。（2）场区注入。P 场区，不仅通常作 11B+ 浅注入，而且还要作 APT。（防穿通）11B+ 深注入，形成场区 P 型 APT 区。（3）沟道区掺杂。P 沟道区，不仅通常作 P- 型掺杂浅注入，而且还要作APT。31P+ 深注入，形成 P 沟道区 N 型 APT 区。（4）MOS S/D 区结构。该结构工艺中，不仅对NMOS 采用 NLDD 掺杂，形成 N+SN- 结构，而且对PMOS 亦采用 PLDD 掺杂，形成 P+SP- 结构。

5 结语

制程中使用了 13 次掩模，各次光刻确定了Submiron CMOS 芯片各层平面结构与横向尺寸。工艺完成后确定了：（1）芯片各层平面结构与横向尺寸；（2）剖面结构与纵向尺寸；（3）硅中的杂质浓度﹑分布及其结深；（4）电路功能和电气性能等。

芯片结构及其尺寸和硅中杂质浓度及其结深是制程的关键[2]，如图３所示。它们不仅与下列工艺参数：（1）衬底硅电阻率；（2）阱深度﹑掺杂浓度及其分布；（3）场区氧化层和栅氧化层厚度；（4）有效沟道长度；（5）源漏结深度及其薄层电阻等有关。而且与器件的阈值电压﹑源漏击穿电压﹑跨导以及漏电流等密切相关。这些参数如表 1 所示。

此外，CMOS 两种阈值电压必须进行调节，以达到互相匹配。

制程完成后，平面结构与横向尺寸和剖面结构与纵向尺寸能否实现芯片要求，关键取决于各工序的工艺规范值。如果制程完成后芯片得到的参数不精确，则电路性能就达不到设计指标。所以芯片制造中要严格按照工艺规范才能得到合格的电路。

晶圆完成制程加工以后，先测试晶圆 PCM 数据，达到规范值后，才能测试芯片的电参数特性。如果主要 PCM 数据未达到规范值，偏离数值很大，则该晶圆做报废处理。

参考文献

[1] 潘桂忠.CMOS芯片结构与制程技术分析[J].集成电路应用，2017，34(04):43-46.

[2] 潘桂忠.MOS集成电路工艺与制造技术[M].上海：上海科学技术出版社，2012.

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