CEA-Leti和英特爾聯合攻克3D封裝技術

CEA-Leti和英特爾最近宣佈了一項有關先進3D封裝技術的新合作計劃，該技術將用於處理器以提高芯片設計。該研究的重點是優化較小的小芯片組裝中不同微處理器之間的互連技術，以及針對高性能計算（HPC）應用的3D IC的新型鍵合和堆疊技術。

先進的3D封裝

最近，業界幾乎每天都在發佈有關人工智能的公告，而人工智能也需要改進的HPC來分析更接近數據收集位置的數據。英特爾已經發布了新的開發計劃，創建新的系統，而不是過去通常用於數據中心的計算處理單元（CPU）被稱爲片上系統（SoC）的單片硅芯片。

英特爾現在正在開發EMIB和Foveros（見下圖）等三維（3D）技術，以將不同的高性能芯片（例如CPU，GPU，神經網絡芯片和內存）組合到同一封裝或系統中。這些新的封裝組合已被定義爲異構計算，以及將它們進行異質集成的技術。這些系統的優勢在於，它們可以在較短的時間內更好地分析數據，並有望降低功耗。

面對面3D堆疊的Foveros技術（來源：英特爾。）

CEA-Leti和英特爾在開發計算技術方面有着長期的合作關係。 2016年簽署的最新的一項協議專注於開發技術以促進物聯網（IoT）。而最新的合作協議雖然不專門針對IoT，但致力於開發新的HPC技術，該技術將用於分析由以前稱爲IoT的企業數字化所產生的數據並對其做出反應。

CEA-Leti充分利用了其在3D硅研究中的實力，包括在'IntAct'研究項目中進行的工作，這個研究項目採用的是一種硅有源中介層，可作爲實現3D異構集成的有希望的解決方案，並在2019年6月的IEEE電子元器件和應用技術展和技術會議上獲得了最佳論文獎，而英特爾展示了其在HPC芯片的開發和製造方面的優勢，以及Foveros封裝技術的最新成果。

3D封裝技術

業界尋求將不同芯片集成到同一平臺上已經進行了一段時間

當引入硅通孔（TSV，through-silicon vias）時，業界有望實現堆疊具有不同功能的芯片，然而直接芯片間集成的實現受到CPU產生的熱量的阻礙，該熱量難以從緊密包裝芯片的封裝中去除緊密。多年以來，由於將多個處理器或小芯片堆疊到插入器上以提高計算性能，這項任務終於開始開花結果，並且在某些方面已經碩果累累了。

3D封裝技術

在與CEA-Leti的3D業務開發總監和IRT Nanoelec的3D程序總監Severine Cheramy的討論中，她解釋說，在同一封裝中堆疊多個HPC芯片存在多種挑戰：如散熱，測試，將設備粘合在一起並縮小凸點的間距以能夠有效縮小最終封裝的尺寸，而合併後的工作將着眼於如何更好地將芯片粘合在一起等等。這可能意味着需要重新設計HPC和內存芯片中互連的頂層，以實現不斷縮小的芯片間的連接距離； Cheramy介紹說這個研發工作將會在法國格勒諾布爾的CEA-Leti工廠進行。

從高級3D封裝的角度來看，此次合作將兩個強大的3D技術高手結合在一起，基於它們之間長期的合作關係可以預測這是對HPC高級芯片開發來說的非常有益的強強合作。