Lattice ECP5/ECP5-5G的SerDes和前幾代產品ECP3/ECP2M/SCM有較大的差異，在硬件設計時，應當注意ECP5/ECP5-5G SerDes的硬件設計需求，不可以直接照搬之前ECP3的設計，或者其他廠商的相關設計。

ECP3/ECP2M/SCM的SerDes集成了CML（Current Mode Logic）的輸入輸出Buffer，也就是說ECP3/ECP2M/SCM的SerDes輸入輸出接口都是CML的。但是ECP5/ECP5-5G的SerDes輸入採用的是CML，而輸出採用的是H橋結構的LVDS接口。ECP5/ECP5-5G的SerDes輸入輸出Buffer如下圖所示：

ECP5/ECP5-5G的SerDes採用了低功耗設計，其功耗相比於ECP3等器件要低一些。ECP5的VOB/VIB電壓（VCCHTX/VCCHRX）爲1.1V，而ECP5-5G由於需要支持更高的速率，因此其VOB/VIB電壓爲1.2V。用於SerDes內部的混合信號電路供電的VCCA雖然和VOB/VIB的電壓相同，但是其對電源的質量要求很高，一般建議將其與VOB/VIB電源區分開來，單獨供電，比如用磁珠隔離（後面會詳細地講）。

注：需要特別注意的是，對於ECP5/ECP5-5G來說，每個DCU有兩個Channel，每個Channel都有一個與之對應的VCCA。即使用戶僅僅只使用了某個DCU裏面的一個Channel，也需要同時對兩個VCCA供電。對於不需要使用的Channel，用戶可以不在邏輯中例化，或者例化後將其Power Off掉即可。

注：實際上，對於不使用的Channel，最好將所有的電源都供上，而不僅僅是VCCA。對於不使用的DCU則沒有這個要求，但是仍然要求將不使用的DCU的VCCA接上。

注：對於同一個Channel，如果只是用Tx或者只是用Rx，還是建議同時對VOB和VIB供電，以抑制可能的噪聲。

VCCA對電源要求很高，如果將不使用的Channel的電源引腳懸空的話，可能會帶來噪聲並作用到需要使用的Channel的VCCA上，進而導致SerDes工作異常。

爲了保證VCCA獲得穩定，乾淨的電源，我們建議使用LDO來驅動VCCA。但是考慮到LDO的效率和負載能力，一般建議先使用DC-DC將輸入源電壓將至2.5V/1.8V，再使用LDO將其轉換爲VCCA所需要的1.1V/1.2V。如下圖所示：

對於VIB/VOB和VCC Core而言，可以使用DC-DC，但是還是推薦使用LDO。因爲如果VIB/VOB上面有很大的噪聲的話，也會一定程度上對VCCA造成影響。

注：需要注意的是ECP5/ECP5-5G並沒有獨立的VCCPLL引腳，因爲ECP5/ECP5-5G的內部通用PLL直接從VCC Core上面取電了。如果VCC Core的電源不夠乾淨的話，其帶來的噪聲會轉嫁到PLL輸出的時鐘上，導致輸出時鐘的抖動變大。當然，對於絕大部分的應用來說，這種影響可以忽略，但是如果用戶想用ECP5/ECP5-5G內部的通用PLL的輸出時鐘作爲SerDes的參考時鐘源的話，其帶來的抖動可能導致SerDes內部的Tx PLL/Rx CDR失鎖，甚至無法鎖定！

當然，僅僅使用LDO還遠遠不夠，用戶最好使用無源濾波網絡（Passive Filter Network）和磁珠將VCCA和其他電源網絡完全隔離，Lattice推薦的處理方法如下（以ECP5-5G爲例）：

一般建議在VCCA管腳附近出放置多個電容，並串聯一個性能合適的磁珠。一般建議在每一個VCCA附件放置22pF~1000pF，10nF，100nF，1uF和10~22uF電容各一個，其中10~22uF最好使用鉭電容，其他電容使用普通陶瓷電容即可。磁珠型號可選用Lattice推薦的BLM41PG471SN1L，或者性能相似的型號。BLM41PG471SN1L的主要特性可參考如下鏈接：https://www.murata.com/zh-cn/products/productdetail?partno=BLM41PG471SN1%23

注：一般建議將同一個DCU的兩個VCCA連接到一起，不建議分開處理。如果用戶堅持要將兩個VCCA分開處理，並且均分別使用了磁珠隔離，那個相應的電容數量也需要增加，即每個VCCA需要一組上述的電容。這是因爲，磁珠會將兩個VCCA隔離成兩個電源塊，如果其中的一個Channel處理不當，其帶來的噪聲會反作用到該Channel的VCCA上，如果沒有足夠的電容，則會導致相鄰的VCCA供電異常。舉個例子，如果用戶同時使用了一個DCU內的兩個Channel，其中的一個Channel突然被拔掉，會導致該Channel的CDR失鎖；於是CDR會立即嘗試去重新鎖定，則會導致該Channel的電源功率需求瞬間增加，但是由於磁珠的隔離作用，LDO並不能立即響應該Channel的功率需求。這種情況下，可能會導致相鄰的VCCA供電異常。但是，如果該Channel的VCCA附近有容值較大的電容，該電容的存儲的電量可以彌補該Channel的VCCA瞬間的功率需求，以解決磁珠導致的LDO輸出功率響應滯後的問題。

注：用戶可以參考Lattice官網上的ECP5/ECP5-5G Versa板上的SerDes電源接法。

雖然VCCA來自LDO，而LDO本身一般也不會引入較大的噪聲，但是如果LDO的輸入已經存在較大的噪聲的話，LDO是無法抑制這些噪聲的。DC-DC雖然相比於LDO有很高的功率轉換效率（尤其是在輸出遠小於輸入的情況下），但是其往往會引入較大的噪聲，其中主要是DC-DC的開關噪聲。

對於陶瓷電容來說，其自感係數（感應係數，Inductance）往往與其容值有直接的對應關係。因此退耦電容（Decoupling Capacitor）對應的頻率帶寬一般都比較窄，不同的容值匹配不同頻率的電源噪聲。因此，在沒有準確地確認系統中所有可能存在的電源噪聲（這往往也不太現實）的情況下，使用多個不同的容值的電容並聯，還是非常有必要的。

注：退耦電容的有效頻率帶寬往往是由等效串聯電阻（ESR）和其Q值（Quality Factor）共同決定的。

不同於陶瓷電容，鉭電容由於其特殊的特性，往往擁有更寬的有效帶寬，因此Lattice強烈建議在無源濾波網絡中的10~22uF電容使用鉭電容。但是相比於普通的陶瓷電容，鉭電容往往體積更大，價格更高。

注：用戶可以參考Lattice網站上的TN1033，High-Speed PCB Design Consideration文檔，以獲取更多的關於電容容值、封裝和類型選取，以及PCB Layout需要注意的事項。

Lattice建議將電容放置在FPGA芯片的背面，如下圖所示：

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