目前臺積電和三星正在加緊開發他們的3nm和2nm技術，目前預計分別在2022年和2024年推出。1nm及以上工藝也正在進行中，但是距離仍然很遠。

業界希望從3nm開始，從當今的finFET晶體管過渡到全能柵極或稱爲環繞式柵極FET(GAA)。在2nm甚至更高的製程下，業界正在研究當前和新版本的GAA晶體管。

在這些節點上，芯片製造商可能會需要新設備，例如下一代極紫外線（EUV）光刻技術。新的沉積，蝕刻和檢查/計量技術也在研究中。

不用說，這裏的設計和製造成本是天文數字。根據IBS的數據，3nm芯片的設計成本爲6.5億美元，而5nm器件的設計成本爲4.363億美元，而7nm的設計成本爲2.223億美元。而對於2nm、1nm要花費多少，現在評估還爲時過早。

並非所有設計都需要高級節點。實際上，成本上升正促使許多人探索其他選擇，例如高級封裝技術。獲得擴展優勢的一種方法是將更多小芯片封裝在一起。

半導體工程公司已研究了下一代晶體管、晶圓廠工具、材料、封裝和光子學方面的領先技術。新型晶體管和材料

晶體管作爲芯片中的關鍵構件之一，爲器件提供了開關功能。幾十年來，基於平面晶體管的芯片是市場上最先進的器件。

到了20納米時，平面晶體管撞到了天花板。爲此英特爾在2011年轉向22nm的finFET，隨後用在了16nm / 14nm。在finFET中，電流的控制是通過在鰭的三個側面的每一個上實現柵極來實現的。

藉助finFET，芯片製造商繼續採用傳統的芯片縮放技術。但是，當鰭片寬度達到5nm時，finFET可能會失去優勢無法進一步微縮，這將發生在3nm節點附近。因此，選擇3nm工藝的代工廠希望在2022年遷移到下一代晶體管，稱爲納米片FET。納米片式FET屬於柵極全環繞式FET的範疇。

納米片式FET是鰭片式FET的延伸。它是在其側面有一個柵極包裹的鰭片FET。納米片會在3nm處出現，可能會延伸到2nm或更高。

圖1：平面晶體管與finFET與納米片FET。圖片來源：三星

還有一些其他的選擇也屬於GAA類別。例如，Imec正在開發一種用於2nm的叉片FET。在叉片FET中，nFET和pFET被集成在同一個結構中。介質壁將nFET和pFET分開。這不同於現有的GAA晶體管，後者的nFET和pFET使用不同的器件。

叉片式FET允許更緊密的n到p間距並減少面積縮放。Imec的2nm叉片具有42nm的接觸柵間距（CPP）和16nm的金屬間距。相比之下，納米片的CPP爲45nm，金屬間距爲30nm。

互補FET（CFET）是另一種類型的GAA器件，也是2nm或更高節點工藝的選件。CFET由兩個單獨的納米線FET（p型和n型）組成。基本上，p型納米線堆疊在n型納米線的頂部。

“ CFET的概念在於'摺疊'pFET器件上的nFET，這消除了n-p分離的瓶頸，並因此將單元的有效面積減小了兩倍，” Imec的董事Julien Ryckaert表示。

CFET很有前途。副總裁戴維·弗裏德（David Fried）表示：“當人們研究GAA技術，特別是堆疊的互補納米線（CFET）和類似技術時，他們將這些技術創造了一個朝向3納米、2納米和1納米邏輯擴展的拐點，"Lam Research/Coventor公司計算產品副總裁David Fried說。"人們正在回顧堆疊納米線的發展軌跡，以及下一步如何實現這一轉變。這就是人們所想的可能超越3納米的情況。我不知道有沒有人在定義這個空間的節點，但這些技術可能會使3納米以上的下一個擴展軌跡成爲可能。"

不過，CFET和相關晶體管也有一些挑戰。TEL公司的高級技術人員傑弗裏·史密斯說:“問題在於熱過程，在高溫過程之前，你需要放很多金屬進去。所以，你需要確定CFET的觸點和互連之間所需的阻擋金屬的最大熱極限。"

總而言之，CFET將需要一定的開發時間，因爲如今很少有知識可借鑑，而且有很多問題需要解決。IBS首席執行官漢德爾·瓊斯（Handel Jones）說：“ CFET前景廣闊，但還爲時過早。一個大問題是，即使增強了柵極結構，我們也需要增強MOL和BEOL。否則，性能提升將受到限制。”

在2納米/1納米制造芯片帶來了一系列新的問題，需要在不同的步驟中採用新的技術和設備。這一點在製造過程中應用的薄膜上很明顯。

Brewer Science公司技術研究員James Lamb說：:“當你開始深入到厚度小於5納米的自旋塗層層時，你很容易受到表面能微小變化的影響。這可能來自襯底，也可能來自材料。因此，這個確實需要在潤溼和被塗基材表面以及被塗材料上做到完美，以確保沒有任何缺陷。這些薄膜足夠薄，界面動力學控制薄膜的形成，就像在自組裝過程中一樣，它很容易受到微小變化的影響。”

從這個角度來說，1納米薄膜可能有5到8個原子的厚度。許多這樣的薄膜都在30到40個原子的範圍內。

Lamb說：“將其放下，弄溼表面，並使材料粘附到該表面上成爲一個挑戰。關鍵的驅動因素是材料的清潔度。如果襯底上有任何變化，那麼將會出現異常或局部厚度變化。”新型EUV光刻機

光刻技術是在芯片上對微小特徵進行圖案化的技術，有助於實現芯片縮放。在3nm及以後的工藝中，芯片製造商可能將需要一種稱爲高數值孔徑EUV（high-NA EUV）的EUV光刻新版本。

high-NA EUV是當今EUV的擴展，仍在研發中。這種龐大的設備的目標是在2023年達到3nm，相當複雜又相當昂貴。

EUV的重要性有幾個原因。多年來，芯片製造商在晶圓廠使用基於光學的193nm光刻機。在多重曝光(multi-patterning)的幫助下，芯片製造商已經將193nm光刻技術擴展到10nm/7nm。但是到了5nm，目前的光刻技術已經失去了發展勢頭。

這就是EUV的作用。EUV使芯片製造商能夠在7nm及更高的溫度下設計出最困難的特徵。D2S的首席執行官Aki Fujimura說:“在13.5nm波長下使用EUV應該會更容易，也更可行。”

這就是EUV的用武之地。EUV使芯片製造商能夠在7nm及以上工藝中構圖最困難的功能。在13.5納米波長下使用EUV應該會更容易、更可行。

EUV一直是難以開發的技術。不過， ASML正在交付其最新的EUV光刻機。該系統使用13.5nm波長和0.33 NA透鏡，可實現13nm分辨率，每小時處理170個晶圓。

在7納米，芯片製造商正在使用基於EUV的單次曝光方法對微小特徵進行曝光。單一圖案化EUV將擴展到大約30納米到28納米的間距。除此之外，芯片製造商還需要EUV雙重圖案化，這是一個困難的過程。

“即使我們對EUV 應用多重曝光(multi-patterning)技術，覆蓋也會非常困難，” Brewer Science的高級技術師Doug Guerrero說。

如果已證明具有成本效益，則在5nm / 3nm及更高波長下，仍然可以選擇雙重曝光 EUV。但是爲了減少風險，芯片製造商更希望使用high-NA EUV，從而使他們能夠繼續採用更簡單的單次曝光。

但是，high-NA EUV很複雜。該系統配備了能夠提供8nm分辨率的0.55 NA透鏡。high-NA EUV將使用變形鏡頭，而不是傳統的鏡頭設計。該鏡頭在掃描模式下支持8倍放大，在另一個方向上支持4倍。結果，場大小減小了一半。因此，在某些情況下，芯片製造商會在兩個不同的掩模上處理芯片。然後，將掩模拼合在一起，這是一個複雜的過程。

還有其他問題。沒有用於high-NA EUV的抗蝕劑。幸運的是，現有的EUV掩模工具可用於3nm及更高的工藝。

但是，該行業可能需要使用新材料的EUV掩模坯料。反過來，這需要更快的掩模空白離子束沉積（IBD）工具。Veeco產品營銷總監Meng Lee說：“我們正在與主要客戶積極合作，在我們的IBD系統設計中發佈一些先進的功能，這些功能將解決3nm及以後的問題。”

總的來說，high-NA EUV面臨數項挑戰。Stifel Nicolaus分析師帕特里克·霍（Patrick Ho）表示：“要實現high-NA EUV尚需數年。“ ASML可能會在2021年開始提供beta系統。但是，正如EUV告訴我們的那樣，beta系統並不意味着大批量生產就在眼前。”

分子級加工當今的芯片是使用各種原子級加工工具生產的。一種稱爲原子層沉積（ALD）的技術可一次將材料沉積一層。

原子層蝕刻（ALE）是一項相關技術，可以原子級去除目標材料。ALD和ALE均用於邏輯和存儲器。

業界還正在爲低於3nm的節點開發ALD和ALE的高級版本。區域選擇沉積是一種先進的自對準曝光技術，是一種這樣的技術。選擇性沉積將新穎的化學方法與ALD或分子層沉積（MLD）工具相結合，涉及在精確位置沉積材料和膜的過程。從理論上講，選擇性沉積可用於在金屬上沉積金屬，在器件上的電介質上沉積電介質。

潛在地，它可以減少流程中的光刻和蝕刻步驟。但是，在衆多挑戰中，區域選擇性沉積仍在研發中。

即將出現的另一項技術是分子層蝕刻（MLE）。“ ALE自1990年代就誕生了，”阿貢國家實驗室的主要材料科學家Angel Yanguas-Gil說。“它是基於等離子體的，但是涉及到各向同性原子層刻蝕的無機材料已經有了發展，這就是我們今天所處的位置。分子層蝕刻是有機/無機雜化材料的延伸。對於半導體行業來說，它提供了一種方法來進行各向同性地減少可用作光刻掩模的材料。”

對於在低個位數納米節點上開發的芯片，器件選擇性增長和去除特定材料都是問題。因此，可以通過某種蝕刻技術消除出現在芯片中的異常現象，但是在這麼小的幾何尺寸上，晶圓上殘留的任何材料都有可能引起其他問題，比如掩膜孔洞堵塞。

業界一直將嵌段共聚物（blockcopolymers）視爲生產這些緊密圖案化表面的一種方式。當採用嵌段共聚物方法時，會得到非常漂亮的線條，但是它們很粗糙。這種方案的探索依賴於原子層沉積前驅體。

過去，因爲無機材料比有機材料更緻密、更薄，所以幾乎所有的商業努力都集中在無機材料上。但是現在，隨着越來越多的有機材料進入到製造工藝中，事情變得越來越複雜。工藝控制上的挑戰

檢測和度量也很重要。檢測是指使用各種系統查找芯片中的缺陷，而度量則是一種測量結構的藝術。

檢測手段分爲兩類：光學和電子束。光學檢測工具速度很快，但是在分辨率上存在一些限制。電子束檢測系統分辨率更高，但是速度較慢。

因此，爲了結合兩者優點，業界一直在開發多光束 / 電子束檢測系統，從理論上講，可以較高的速度實現較高的分辨率，從而找到最難發現的缺陷。

ASML已開發了帶 9 個光束的電子束檢查工具。但是，芯片製造商希望使用具有更多光束的工具來加快檢測過程。

度量技術也面臨一些挑戰。如今，芯片製造商使用各種系統來測量芯片內的結構，例如微距量測掃描式電子顯微鏡（CD-SEM）、光學關鍵尺寸測量（OCD）。CD-SEM 進行的是自上而下的測量，而 OCD 系統則使用偏振光來表徵結構。

十年前，許多人認爲 CD-SEM 和 OCD 技術會走上絕路，因此，半導體設備行業加快了幾種新型度量技術的開發，其中包括稱爲臨界尺寸小角 X 射線散射（CD-SAXS）的 X 射線計量技術。CD-SAXS 使用小光束尺寸的可變角度透射散射，來提供測量結果。X 射線的波長小於 0.1 納米。

多年來，一些組織已經證明了 CD-SAXS 的良好前景。但是，在某些情況下，X 射線是由研發機構中的大型同步加速器存儲環產生的，並沒有走到實用化階段。

顯然，對於晶圓廠來說，這些探索都不切實際。晶圓廠需要的 CD-SAXS 工具要使用小巧的 X 射線源。目前有幾家公司出售 CD-SAXS 工具，主要用於研發而非生產。英特爾、三星、臺積電和其他公司的實驗室中都有 CD-SAXS 工具。

面向晶圓廠的 CD-SAXS 工具的問題在於 X 射線源功率有限且速度慢，這會影響吞吐能力。“CD-SAXS 爲您提供了芯片內部的驚人輪廓。因爲它能穿透基材，所以可以看到不同材料層。” VLSI Research 首席執行官 Dan Hutcheson 說道。“這是一種類似於光學散射法的散射技術，但是它現在的速度很慢。”

除了吞吐能力，成本也是一個問題。“和單純的光學設備相比，它的價格可能要貴 5 倍或 10 倍。” VLSI Research 總裁 Risto Puhakka 表示。

因此，在一段時間內，至少在邏輯器件上，芯片製造商可能不會將 CD-SAXS 部署在其在線監測工藝中。Puhakka 說：“我們預測，CD-SAXS 在邏輯器件上的商用還需要五年。”封裝技術的演變

IC 工藝尺寸的縮減是推升芯片性能的傳統方法，它是在更低的工藝尺寸上實現相同的芯片功能，然後將功能模塊封裝到單片式的芯片中。

但是，如前所述，先進工藝節點上的芯片設計成本對很多公司都越來越無法承受，而且每一代提供的性能和功耗優勢在不斷縮小。

“從經濟性的角度來看，現在還剩下多少公司可以負擔得起先進工藝的價格？這樣的公司越來越少了。”聯華電子業務管理副總裁 Walter Ng 說。

雖然更先進的工藝仍然是催生新設計的強大手段，但是越來越多的公司卻轉向了先進封裝的性能提升路線。其中，小芯片（Chiplets）是異構集成的另一種形式。

先進封裝提升芯片性能正變得可行。比如，在芯片面積至關重要的應用（特別是 AI 應用）中，芯片速度取決於高度冗餘的處理元件和加速器陣列，而新工藝能提供的最大好處體現在體系架構的改變和軟硬件協同設計上。

對於一個信號而言，從一顆大芯片一端傳輸到另一端所需的時間，要比使用高速接口垂直傳輸到另一個裸片上花費的時間更長。

正是基於這種原理，封裝公司和代工廠正在改善器件之間的鏈接性能，並提高封裝本身的密度，以進一步提高封裝芯片的速度。

臺積電通過將小芯片嵌入在前端（FEOL）實現了性能提升。它還計劃在 SoIC 中使用先進的混合鍵合技術。

臺積電的方案比使用當下正在使用的硅基內插器連接芯片還要快得多。不過，硅基內插器可以在封裝內和封裝之間傳導光子，從而擴大了它的使用範圍。

ASE 副總裁 Rich Rice 說：“現在東西向傳輸的光纖，已看不到底板，傳輸並不經過模塊的轉接，而是直接到達服務器，最後到達交換機。光纖仍然有很大的發展空間，業界的公司正在嘗試最新的技術，這將加速光子學的應用。未來的服務器間光纖傳輸將會具有更多的帶寬，而且會出現更多高容量的解決方案，同時它也會變得更便宜。”

和銅線相比，光發送信號所消耗的功率更低。Rice 說：“這將是未來芯片間傳輸的一種方向，已經有一些公司在研究可傳輸光信號的內插器。屆時，和芯片本身的接口只需要解決將光信號輸入到封裝側的問題。”

當然，在芯片中使用光信號比說起來要難多了。光信號將隨着芯片的溫升而產生漂移，因此需要校準濾波器以解決漂移問題。另外，波導結構的粗糙也會中斷光的傳輸。不過，光信號集成封裝的研發已經上路，並非遙不可及。

先進封裝技術還具備其它優勢。比如，可以在任何理想的工藝節點上開發模擬電路，而且已經設計出來的模擬電路可以重複使用，而不用擔心需要縮小模擬芯片的尺寸。

另外，功率半導體器件的封裝技術也取得了長足進步。比如，在碳化硅上，供應商實現了將基於碳化硅的MOSFET 和其它組件集成進單個功率模塊中。和硅相比，碳化硅的擊穿電場更高，熱導率也更高。結論

向 3 納米的遷移必將發生，只是可能比預期的時間更長而已。這個結論同樣適用於 2 納米。

再往下，目前還說不清楚 1 納米時會發生什麼。可能必須使用 CFET，此外，芯片工藝尺寸的縮減可能就此止步，或者只有很小一部分超高性能、高度專用的芯片或者需要極高密度的小芯片纔會用到更先進的工藝。

但是，在短期內，由於沒有一種技術可以滿足所有應用的需求，所以很多技術都有其發展的空間。

來源：EETOP編譯

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