半導體制造公司臺積電（TSMC）在2nm半導體制造節點的研發方面取得了重要突破。這一突破性的報告已經浮出水面，負責爲全球各種大小公司提供處理器和其他芯片的臺積電也有望在2023年中期進入該工藝的試生產階段，並於一年後開始批量生產。#臺積電製造超10億顆7nm芯片#

臺積電的2nm節點將標誌着當前芯片製造技術的重大跨越

目前，臺積電的最新制造節點是其第一代5納米工藝，該工藝將用於爲2020年蘋果旗艦智能手機構建處理器。通俗地講，“節點”指的是晶體管“鰭”的尺寸測量。當今的處理器由數十億個這樣的鰭組成，這些鰭使計算能夠達到無與倫比的複雜性，降低成本和性能。

與“ FinFET”（鰭式場效應晶體管）相反，該術語用來描述由臺積電和韓國Chaebol三星電子的三星代工部門製造的產品上的晶體管設計，而臺積電的2nm工藝將採用差分晶體管設計。該設計被稱爲多橋溝道場效應（MBCFET）晶體管，它是對先前FinFET設計的補充。

FinFET設計涉及三個基本要素。它們是源極，柵極和漏極，電子從源極流向晶粒，而柵極則調節着這種流動。FinFET之前的設計涉及僅在水平軸上製造源極和漏極，即它們與所討論的芯片一起平放。

FinFET的創新方法將源極和漏極都提高了三維尺寸（即垂直），因此，它允許更多的電子通過柵極，從而減少了泄漏並降低了工作電壓。

臺積電決定將MBCFET設計用於其晶體管並不是晶圓代工廠第一次作出這一決定。三星於去年4月宣佈了其3nm製造工藝的設計，該公司的MBCFET設計是對2017年與IBM共同開發和推出的 GAAFET晶體管的改進。三星的MBCFET與GAAFET相比，使用了納米片源極和漏極（通道），前者使用納米線，這增加了可用於傳導的表面積，更重要的是，它允許設計人員在不增加橫向表面積的情況下向晶體管添加更多的柵極。

另外，網上也有傳聞，也暗示着臺積電預計其20納米工藝節點的良率在2023年將達到驚人的90％。如果發生這種情況，那麼該晶圓廠將很好地完善其製造工藝，並輕鬆地轉向到2024年將實現量產和批量生產。三星在發佈MBCFET時表示，預計3nm晶體管的功耗將分別比7nm設計降低30％和45％，並將性能提高30％。

臺積電的2nm工藝是否也將提供類似的改進尚不確定，但一旦確定了該工藝的設計參數，更多的信息將被傳出來。IBM和三星的5nm GAAFET設計能夠在50mm的表面積中擠壓出驚人的300億個晶體管，基於此，臺積電或許還有更多好消息。