前言：不可否認，5nm 製程的演進是各項技術和產業逐步成熟、變革的必經之路，亦是根基。

5nm 是核心工藝的重要節點

5nm 先進製程已不僅僅是代工廠商之間的戰爭，它亦是核心工藝和半導體材料走到極限的重要轉折節點。

當芯片製程演進到 5nm，它晶體管的集成度和精細化程度都要比以往更高，可容納更復雜的電路設計，並將更豐富的功能融入其中。

但從目前行業的普遍應用上看，許多產品用 28nm、14nm，甚至 10nm 就已綽綽有餘，再費勁花更高的成本與精力來研發 5nm 製程，暫且看來就是個賠本的買賣。

話雖如此，當我們把目光放至未來，隨着 5G 和 AI 技術的發展，以及全球大數據的爆發式增長，5G 智能終端、VR/AR 產品、機器人、AI 和超算等產品的成熟和應用，都將對芯片的性能、能耗和算力都有着更加嚴格的要求。

FinFET工藝盛行多年

FinFET 和 FD-SOI 使摩爾定律得以延續傳奇，之後兩者卻走出了不同的發展道路。FinFET 工藝先拔頭籌，英特爾最早於 2011 年推出了商業化的 FinFET 工藝技術，顯著提高了性能並降低了功耗，之後臺積電採用 FinFET 技術亦取得了巨大的成功，隨後 FinFET 大放異彩，成爲全球主流晶圓廠的首選。

隨着製程工藝的升級，晶體管的製作也面臨着困難，英特爾最早在 22nm 節點上首發了 FinFET 工藝，當時叫做 3D 晶體管，就是將原本平面的晶體管變成立體的 FinFET 晶體管，提高了性能，降低了功耗。

FinFET 晶體管隨後也成爲全球主要晶圓廠的選擇，一直用到現在的 7nm 及 5nm 工藝。

隨着製程技術的升級，芯片的電晶體制作也面臨着瓶頸。英特爾最早在 22 納米的節點上首先使用了 FinFET 電晶體技術，不僅提高了芯片的性能，也降低了功耗，隨後，FinFET 電晶體也成爲全球主要晶圓廠製程發展的選擇，一直用到現在的 7 納米及 5 納米制程節點上。

FinFET 與 FD-SOI 兩大工藝各有千秋，但隨着製程推進到 5nm 節點，工藝技術的發展又將面臨一個新的分水嶺。

在大多數業內人士看來，現階段包括 FinFET 和 FD-SOI 在內的芯片工藝，都將在 5nm 製程之後失效。

與 FinFET 的不同之處在於，GAA 設計通道的四個面周圍有柵極，減少漏電壓並改善了對通道的控制，這是縮小工藝節點時的基本步驟。通過使用更高效的晶體管設計，加上更小的節點，將能實現更好的能耗比。

資深人士對此也提及，工藝節點不斷前進的動能在於提升性能、降低功耗。而當工藝節點進階到 3nm 時，FinFET 經濟已不可行，將轉向 GAA。

值得注意的是，GAA 技術也有幾種不同的路線，未來的細節有待進一步驗證。而且，轉向 GAA 無疑涉及架構的改變，業內人士指出這對設備提出了不同的要求，據悉一些設備廠商已在開發特殊的刻蝕、薄膜設備在應對。

目前，全球 FinFET 工藝已邁入 5 納米制程，FD-SOI 工藝也邁進了 12 納米進程。但英特爾、臺積電、三星都在準備 3 納米甚至 2 納米工藝。據悉針對下一個節點 3 納米，正在開發一種全新設計的晶體管 GAA-FET，和目前使用的 FinFET 又不一樣。

FinFET 逐漸失效不可避免

半導體工藝製程在進入 32nm 以下的節點後，每一步都歷盡艱辛。在如此小的尺度上，人們習以爲常的傳統物理定律都會逐漸失去效果，量子效應逐漸成爲製程前進的攔路虎。爲此，科學家和工程師們在過去的數年間發明了各種各樣的增強技術來對抗繼續微縮尺度所帶來的不確定性。

包括 High-K、特種金屬、SOI、FinFET、EUV 等技術紛至沓來，終於將半導體工藝的典型尺寸推進至 7nm 時代、甚至 5nm 時代。但是如果要進一步向更小尺寸的工藝節點前行的話，人們又遇到了更多的麻煩。

現有半導體制造的主流工藝往往採用“鰭片晶體管”也就是 FinFET 技術進行，它成功地延續了 22nm 以下數代半導體工藝的發展。從技術發展角度來看，平面晶體管在尺寸縮小至 22nm 後，漏電流控制將變得很困難。這是因爲勢壘隧道效應導致了電流泄露。

從 22nm 時代開始，FinFET 就成爲各家廠商用於縮小晶體管尺寸的法寶。不過再好的法寶也有失效的一天。

隨着晶體管尺度向 5nm 甚至 3nm 邁進，FinFET 本身的尺寸已經縮小至極限後，無論是鰭片距離、短溝道效應、還是漏電和材料極限也使得晶體管制造變得岌岌可危，甚至物理結構都無法完成。

GAA 因成本昂貴+難度極高成難點

半導體工藝發展到現在，雖然單個晶體管成本下降，但是就整體工藝流片和投產而言，成本是一路上揚的，並且技術難度越來越高。

新世代工藝已經高度集中到三星、臺積電和英特爾三家廠商手中，其他廠商無論是錢不夠，還是技術不夠，都已經無法染指新的 GAA 工藝。

從 65nm 到 5nm 時代，28nm 工藝的成本爲 0.629 億美元，但到了 5nm 時代，成本將暴增至 4.76 億美元，在 3nmGAA 時代，這個數值將進一步提升。三星宣稱 3nm GAA 技術的成本比 5nm 會上升一些，可能會超過 5 億美元。

昂貴的價格相對應的是極高的工藝難度。三星給出的有關製造 GAA 晶體管的工藝過程顯示，GAA 的製造和傳統的 FinFET 有一定的相似之處，但是其技術要求更高，難度也更大一些。

GAA 製造方式主要是通過外延反應器在集體上製造出超晶格結構，這樣的結構至少需要硅鍺材料或者三層硅材料堆疊而成，並且還需要形成 STI 淺槽隔離，接下來需要多晶硅僞柵成像、隔離層和內部隔離層成型、漏極和源極外延、溝道釋放、高 K 金屬柵極成型、隔離層中空、環形觸點成型等。

其中的難點在於如何環繞着納米線（片）溝道的柵極，其中 STI 淺槽隔離結構後期的隔離層等製造都非常困難。

除了製造本身外，GAA 工藝要求 EUV 光刻的配合。因爲現在半導體尺寸已經如此之小，甚至遠遠小於光源的波長，EUV 已經是必須的方法。

但是目前 EUV 光刻機還不夠成熟，芯片產能和速度都不夠快，因此在早期可能只有一部分採用 EUV 光刻完成，其餘的部分依舊會採用沉浸式光刻和多重成像技術。

結尾

雖然目前包括三星、臺積電、英特爾都對 GAA 技術表示興趣或者已經開始試產，但是 GAA 技術究竟是不是 5nm 之後甚至 3nm 和更遠時代的最佳選擇，業內還是有一些不同意見，但就目前來看，GAA 還是很接近的。